| Title: |
Buried Power Rail Integration with Si FinFETs for CMOS Scaling beyond the 5 nm Node |
| Authors: |
Gupta, A.; Mertens, H.; Tao, Z.; Demuynck, S.; Bommels, J.; Arutchelvan, G.; Devriendt, K.; Pedreira, O. Varela; Ritzenthaler, R.; Wang, S.; Radisic, D.; Kenis, K.; Teugels, L.; Sebaai, F.; Lorant, C.; Jourdan, N.; Chan, B. T.; Zahedmanesh, H.; Subramanian, S.; Schleicher, F.; Hopf, T.; Peter, A.; Rassoul, N.; Debruyn, H.; Demonie, I.; Siew, Y.; Chiarella, T.; Briggs, B.; Zhou, D.; Rosseel, E.; De Keersgieter, A.; Capogreco, E.; Litta, E. Dentoni; Boccardi, G.; Baudot, S.; Mannaert, G.; Bontemps, N.; Sepulveda, A.; Mertens, S.; Kim, M. S.; Dupuy, E.; Vandersmissen, K.; Paolillo, S.; Yakimets, D.; Chehab, B.; Favia, P.; Drijbooms, C.; Cousserier, J.; Jaysankar, M.; Lazzarino, F.; Morin, P.; Sanchez, E.; Mitard, J.; Wilson, C.; Holsteyns, F.; Tokei, Z.; Horiguchi, N. |
| Source: |
2020 IEEE Symposium on VLSI Technology VLSI Technology, 2020 IEEE Symposium on. :1-2 Jun, 2020 |
| Relation: |
2020 IEEE Symposium on VLSI Technology |
| Database: |
IEEE Xplore Digital Library |